40G UDP/IP 協(xié)議棧 FPGA IP Core 核 萬(wàn)兆以太網(wǎng)絡(luò)加速 AXI4-Stream MAC+PCS/PMA
10G TCP/IP 協(xié)議棧 FPGA IP Core 核 萬(wàn)兆以太網(wǎng)絡(luò)加速 AXI4-Stream MAC+PCS/PMA
NVMe AXI Stream/Master FULL FPGA IP Core SSD M.2 PCIe1.4 AXI4 存儲(chǔ)加速
ISP FPGA 圖像信號(hào)處理 IP Core
NVMe SPCIe FPGA IP Core SSD M.2 AMD PCI Express 軟 IP 核 AXI4 存儲(chǔ)加速
ISP IP Core 通過(guò)APB總線(xiàn)用于控制寄存器,支持 UltraScale+ / Zynq UltraScale+ 系列 FPGA 器件
ISP IP Core 為您提供了快速可靠、更低成本和更高性能的解決方案,顯著縮短上市時(shí)間,適用于高清圖像視頻處理、智能視覺(jué)的場(chǎng)景,如醫(yī)療內(nèi)窺鏡、手術(shù)機(jī)器人、工業(yè)相機(jī)、汽車(chē)自動(dòng)駕駛、無(wú)人機(jī)、機(jī)器人、AR/VR、智慧城市、智能交通、安防監(jiān)控等領(lǐng)域
每時(shí)鐘周期處理1個(gè)像素,最高頻率 300Mhz
APB 總線(xiàn)控制寄存器,比 AXI Lite 總線(xiàn) 更省資源
低延時(shí),采用行緩存,延時(shí)微秒級(jí)
最大分辨率支持 4096x2048
可靈活組合各個(gè)模塊
FPGA Vivado、Verilog 代碼解決方案
ISP 是一種專(zhuān)門(mén)用于處理圖像信號(hào)的技術(shù),可以對(duì)從圖像傳感器獲取的原始數(shù)據(jù)進(jìn)行處理。ISP 結(jié)合ARM處理器的圖像信號(hào)處理系統(tǒng),使用 APB 控制寄存器,控制黑電平校正(BLC)、自動(dòng)白平衡(AWB)、去馬賽克(demosaic)、顏色矯正矩陣(CCM)、Gamma 矯正、顏色空間轉(zhuǎn)換(CSC)、邊沿增強(qiáng)(EE)、2D 降噪等模塊,靈活組合。
設(shè)計(jì)語(yǔ)言
Verilog
開(kāi)發(fā)工具
Vivado 2020.1
支持器件
AMD Virtex Ultrascale+/Kintex UltraScale+/Artix UltraScale+ 系列
AMD Zynq UltraScale+ MPSoC/Zynq UltraScale+ RFSoC 系列
IP 資源消耗評(píng)估采用 AMD Zynq UltraScale+ MPSoC 系列 FPGA 開(kāi)發(fā)板,提供了一個(gè)功能齊全的設(shè)計(jì)平臺(tái),用于構(gòu)建數(shù)據(jù)存儲(chǔ)加速應(yīng)用。Zynq UltraScale+ MPSoC XCZU5EV FPGA 開(kāi)發(fā)板提供了一個(gè)帶有參考設(shè)計(jì)的開(kāi)箱即用型硬件平臺(tái),可縮短開(kāi)發(fā)時(shí)間,讓您專(zhuān)注于目標(biāo)應(yīng)用。
器件系列
Zynq UltraScale+ MPSoC
芯片型號(hào)
XCZU5EV-2SFVC784I
頻率 (MHz)
300
CLB Regs
22161
CLB LUTs
18541
CLB
3969
BRAM Tile
33
Design Tools
Vivado 2020.1
注:IP 實(shí)際邏輯資源消耗受實(shí)例化中其他邏輯資源消耗影響
ISP FPGA IP Core 主要適用于高清圖像視頻處理、智能視覺(jué)的場(chǎng)景,如醫(yī)療內(nèi)窺鏡、手術(shù)機(jī)器人、工業(yè)相機(jī)、汽車(chē)自動(dòng)駕駛、無(wú)人機(jī)、機(jī)器人、AR/VR、智慧城市、智能交通、安防監(jiān)控等領(lǐng)域的場(chǎng)景。
醫(yī)療內(nèi)窺鏡、手術(shù)機(jī)器人
工業(yè)視覺(jué)
機(jī)器人、無(wú)人機(jī)
汽車(chē)自動(dòng)駕駛
智慧城市交通
安防監(jiān)控
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